2026年FPGA校招笔试题：手撕Verilog实现一个基于AXI4-Stream的实时Sobel边缘检测，如何处理边界像素和流水线深度设计才能满足4K60帧？
最近在准备2026年FPGA校招笔试，看到很多面经都提到手撕Verilog实现实时图像处理。我试着写了一个基于AXI4-Stream的Sobel边缘检测模块，但处理边界像素时总是丢失数据，而且流水线深度设计不好导致时序不收敛。有没有大佬分享一下边界像素的填充策略（比如镜像复制或补零）和流水线深度的具体计算方法？目标是满足4K60帧的实时处理，求具体推导和代码示例。
FPGA自学者
