2026年FPGA校招，面试官问手撕Verilog实现AXI4-Stream实时视频缩放时，面试官追问双线性插值行缓冲深度怎么算？求具体推导和边界处理

2小时前

今年秋招面试一家做AI芯片的公司，面试官让我手撕Verilog实现一个AXI4-Stream输入输出的实时视频缩放模块，要求支持任意缩放比例，双线性插值。我写完了，但他追问行缓冲到底要存几行？边界像素怎么处理？我说存两行，他说不对，要考虑插值窗口和行缓冲复用。有没有大佬能给出具体推导公式和边界处理伪代码？急，下周二面还要考这个。

编程小菜

这家伙真懒，几个字都不愿写！

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