2026年FPGA校招，海思面试官让我手撕Verilog实现一个AXI4-Stream的实时视频拼接，多路输入同步和行缓存怎么设计才能不丢帧？

3小时前

今年秋招投了海思的FPGA岗，一面面试官直接让我手撕Verilog实现一个基于AXI4-Stream的实时视频拼接，要求支持4路1080P输入，输出4K60帧。我当场卡在了多路输入同步和行缓存设计上，面试官追问说如果各路时钟不同频怎么对齐，缓存深度怎么算。有没有大佬分享下这种多路视频拼接的流水线架构，尤其是同步机制和行缓存深度推导公式？急求，面经里都没看到这种题。

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这家伙真懒，几个字都不愿写！

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